创建 PDS LED Blink 工程
fpga_pds_create_blink_projectCreates a PDS LED blink project for your exact FPGA board, generating RTL, FDC, and .pds from mandatory family/device/package/speedgrade to avoid hardware mismatch.
Instructions
创建面向真实板卡的 LED blink PDS 工程,生成 RTL、FDC 和 .pds。器件无关:必须提供完整目标器件 family/device/speedgrade/package(由用户/Target Profile 给定,工具不内置默认)。
Input Schema
| Name | Required | Description | Default |
|---|---|---|---|
| top | No | 顶层模块名,默认 top | |
| name | No | 工程名/flow id,默认 fab_blink | |
| force | No | 目标目录非空时是否删除重建,默认 false | |
| vccio | No | IO VCCIO,默认 3.3 | |
| clkPin | Yes | 时钟引脚,例如 D18 | |
| device | Yes | PDS device(必填)。目标板物理信息,由用户/Target Profile 提供,工具不替你猜。 | |
| family | Yes | PDS family(必填)。目标板物理信息,来自用户/Target Profile,工具不内置默认。 | |
| ledPins | Yes | LED 引脚数组,例如 [A20,C19,C18,E18,A17] | |
| package | Yes | PDS package 器件封装(必填)。必须是该板真实封装,工具不替你猜(猜错会与真实器件错配,构建失败)。 | |
| clkFreqMhz | No | 板载时钟频率(MHz),生成 create_clock 的目标频率,默认 50;让时序分析针对真实频率(否则 PDS 按标称默认分析,timing.met 空判) | |
| counterBit | No | LED 分频起始位,默认 24 | |
| ioStandard | No | IO standard,默认 LVCMOS33 | |
| projectDir | Yes | 目标工程目录绝对路径;目录不存在则创建 | |
| speedgrade | Yes | PDS speedgrade(必填)。目标板物理信息,来自用户/Target Profile。 |