ILA: 生成 .fic 配置(纯本地代码生成,低层原语)
fpga_ila_generate_ficGenerate a Pango .fic file for ILA by writing the target device, clock net, and post-synthesis signal names. Resolve real net names with fpga_ila_list_nets first to avoid RTL name mismatches.
Instructions
低层原语:把器件 + 时钟网 + 信号网名清单写成符合 Pango .fic 规范的文本。入参必须是综合后真实网名——flatten 会改名(寄存器 tx→nt_led[0]、时钟 clk→nt_clk),勿假设 RTL 名保留;不知真名先用 fpga_ila_list_nets,或直接用 fpga_ila_build(接受期望名并自动解析)。生成后用 fpga_pds_register_fic 注册→fpga_pds_run gen_bit_stream 出仪表化 sbit。
Input Schema
| Name | Required | Description | Default |
|---|---|---|---|
| part | Yes | 完整目标器件 family/device/speedgrade/package(板级物理信息,来自工程/用户/Target Profile,工具不默认、不猜) | |
| ficPath | Yes | .fic 输出绝对路径(建议 <projectDir>/debug/<name>.fic) | |
| signals | Yes | 要抓的信号网名清单(综合后真实网名;RTL 名未必保留,用 fpga_ila_list_nets 解析) | |
| clockNet | Yes | 采样时钟网名(综合后真实网名,如 nt_clk/clk_g;用 fpga_ila_list_nets 的 clocks 取) | |
| busGroups | No | 可选显示分组(数据 bus 在波形里整体显示) | |
| dataDepth | No | 采样深度,默认 1024(消耗 DRM 块) | |
| designInputFile | No | 可选:综合网表/.adf 绝对路径,写入 .fic 的 designInputFile 字段;一般留空由工程上下文提供 |