ModelSim 仅编译 (vlog/vcom)
fpga_msim_compileCompile Verilog/SV and VHDL for syntax and early validation, with native decryption of encrypted IP (.vp/.svp). Detects errors by parsing log output for 'Errors:' and '** Error' messages.
Instructions
只编译(不运行 vsim):Verilog/SV→vlog、VHDL→vcom,做语法/早期检查。加密 IP(.vp/.svp,IEEE-1735)由 vlog 原生解密。ok 由 'Errors: N' 与 ** Error 判定,不信退出码。紧凑摘要 + detail:'full' + 缓存。
Input Schema
| Name | Required | Description | Default |
|---|---|---|---|
| lib | No | 工作库名,默认 work | |
| host | No | 远程执行设备 id(hosts.<id>.modelsim.home;省略=本机)。远程时源推到该设备编译;fileList/libDirs 为该设备侧路径。 | |
| cache | No | 默认 true;false 强制重编 | |
| detail | No | 返回粒度,默认 summary | |
| libDirs | No | vlog 库搜索目录,经 -y +libext 自动解析实例化到的厂商原语仿真模型。 | |
| sources | No | 相对/绝对源文件(含加密 .vp/.svp);省略=workdir 下所有 HDL | |
| workdir | Yes | 工作目录绝对路径 | |
| fileList | No | vlog 文件清单(.f),经 -F 读入(清单内相对路径相对清单目录)。喂 PDS 的 IP 仿真清单(如 PCIe filelist_pciegen*_gtp.f)。 | |
| vcomArgs | No | 追加给 vcom 的参数,如 -2008 | |
| vlogArgs | No | 追加给 vlog 的参数 | |
| timeoutSec | No | 超时秒数,默认 120 |