ILA: 发现可抽头的真实网名(综合→解析网表)
fpga_ila_list_netsLists flattened, hierarchical scalar net names accepted by Fabric Inserter after synthesis, resolving RTL-name mismatches; optionally expands buses and verifies signals in an isolated compile to prevent ILA insertion failures.
Instructions
解决 ILA 抽头的根本问题:综合 flatten 后的网名 ≠ RTL 名。本工具在隔离旁路副本中 compile→run_ads,再调用 Fabric Inserter 的 ins_list_nets 取得 .fic 真正可消费的全层级标量网名;不会从模块定义猜路径。可选 signals 会展开唯一总线并返回 exact/renamed/hierarchical/ambiguous/unverified/pruned,多实例同名必须传完整层级。fpga_ila_build 使用同一权威清单做 FIC 前 fail-fast。
Input Schema
| Name | Required | Description | Default |
|---|---|---|---|
| pdsPath | Yes | .pds 工程绝对路径(已含 RTL/约束;器件从工程读取) | |
| signals | No | 可选:把期望 RTL 名或完整 flattened 名解析为 Inserter 真网名;唯一总线自动按位展开,多实例同名回 ambiguous+candidates | |
| pdsVersion | No | 可选 PDS 版本标签(定位 pds_shell);省略按工程器件选择 | |
| timeoutSec | No | 综合超时秒数,默认 300 |