ILA: 仪表化构建(生成 .fic→注册→gen_bit_stream)→ sbit + 构建报告网页
fpga_ila_buildBuild ILA instrumentation in one call: resolve signals, validate before generating .fic/bitstream, and fail-fast on ambiguous or optimized nets. Returns sbit+fic+report for JTAG flash and capture.
Instructions
把 ILA 仪表化构建合并成一次自纠调用:旁路综合→Fabric Inserter ins_list_nets 权威解析→FIC 前精确成员校验→生成/注册 .fic→gen_bit_stream。多实例同名回 ambiguous,未被 Inserter 验证或已优化的信号都会在修改工程前 fail-fast。返回 sbit+fic+报告;本地默认把 sbit 交给 fpga_jtag_flash,再把 fic 交给 fpga_jtag_capture。GUI flow 仅作远程/特殊功能 fallback。
Input Schema
| Name | Required | Description | Default |
|---|---|---|---|
| host | No | 远程构建 host id(省略=本机)。注意:网名发现在本机综合(与板无关),gen_bit_stream 才用 host。 | |
| ficPath | No | .fic 输出路径,默认 <projectDir>/debug/ila.fic | |
| pdsPath | Yes | .pds 工程绝对路径(已含 RTL/约束;器件从工程读取) | |
| signals | Yes | 要抓的期望 RTL 名或 Inserter 完整网名。唯一总线自动按位展开;多实例同名必须传完整层级;未验证/被优化会在写 FIC 前失败。 | |
| clockNet | No | 采样时钟的 RTL 名或 Inserter 完整网名;省略时从已发现且经 Inserter 验证的时钟候选中取第一个。 | |
| busGroups | No | 显示分组,如 [{name:'counter',low:0,high:15}] | |
| dataDepth | No | 采样深度,默认 1024 | |
| reportDir | No | 构建报告网页输出目录,默认 ~/fpga-ila-captures | |
| pdsVersion | No | 可选 PDS 版本/标签,如 2022.2 或 2025.2;省略按工程器件选择 |