获取 PCB 完整状态（元件、网络、板框等）

截取当前 PCB 编辑器截图

运行 PCB 设计规则检查 (DRC)

查询走线段

查询焊盘信息

查询指定网络的所有图元

获取工程信息（板名、层数等）

查询 bridge 支持的功能列表

检查 bridge 连接状态

移动元件到指定坐标 (mil)

安全搬迁元件（自动断开走线）

批量移动多个元件

在编辑器中选中元件

删除当前选中的对象

从库中放置元件到 PCB

画走线

创建过孔

删除走线

删除过孔

创建矩形铺铜区域

删除铺铜

创建矩形禁布区

删除禁布区

移动丝印文字

自动排列所有丝印（避免重叠）

查询所有丝印文字

创建差分对

列出所有差分对

删除差分对

创建等长组

列出所有等长组

删除等长组

读取原理图状态

导出网表

运行原理图 DRC

切换到指定文档（原理图或 PCB）

计算 PCB 走线阻抗，或根据目标阻抗反算线宽。支持微带线/带状线/差分模式

根据载流要求计算最小走线宽度 (IPC-2221)

查看官方 Bridge Server 连接状态（服务标识、EDA 窗口连接数、当前活动窗口）

列出所有已连接嘉立创EDA窗口及其活动状态

选择当前活动的嘉立创EDA窗口（多开时指定执行目标）

在嘉立创EDA专业版内直接执行 JavaScript 代码（高级/调试用）。代码运行于扩展环境，eda 为官方扩展 API。示例：return await eda.dmt_Project.getCurrentProjectInfo();

导出 PCB BOM（按元件名聚合：数量、位号、网络、LCSC 料号），返回 JSON + CSV

检查所有网络的连通性（焊盘数/走线段数，标记未布线网络）

各网络载流能力估算（IPC-2221，线宽总和 → 电流容量），标记偏低网络

为指定元件的所有焊盘创建扇出过孔（同一网络）

自动布线：单层障碍规避（默认，绕开焊盘+clearance）或两层 L 型（useVias）。需 DRC 复查

运行 DRC 并自动修复可自动处理的问题（当前：丝印冲突），返回修复前后对比

检查所有元件对的最小间距，标记低于阈值的违规对

差分对自动布线：正/负网络平行 L 型走线（负网络偏移 gap），报告等长偏差

一键输出设计健康报告：BOM + 连通性 + 载流 + DRC + 间距，给出 READY/NEEDS_WORK/POOR 评分

流水线：全部元件扇出 → 全部网络自动布线 → DRC → 丝印自修复

自动布局：把元件移动到其焊盘质心（一阶优化），锁定元件跳过

从 PCB 焊盘数据生成网表报告（元件→引脚→网络、网络→元件）

保存当前设计快照（作为后续 pcb_design_diff 的基线）

对比当前设计与上次快照，报告新增/移除/移动的元件

通过官方 sch_Netlist.setNetlist 将网表导入原理图（生成原理图）。类型: EasyEDA/JLCEDA/Protel2/PADS/Allegro/DISA/DSNET

一键：读取当前 PCB 网表报告 → 转 Protel2 网表 → 导入原理图生成

检查嘉立创EDA专业版 .eprj3 工程（目录或文件）：工程索引、原理图/PCB/面板文件清单，或源文件记录统计（JSON-lines）